Thiết kế hệ thống hiển thị VGA trên FPGA DE10 bằng Verilog HDL

Tham gia thiết kế và hiện thực hệ thống hiển thị VGA hoàn chỉnh trên board DE10-Standard (môn Thực hành Thiết kế SoC, KHTN HCM). Hệ thống đạt chuẩn timing VGA 640×480@60Hz, hiển thị ảnh tĩnh và ảnh động GIF từ bộ nhớ onchip FPGA. Đóng góp cá nhân: - Bổ sung chức năng scale ảnh (x1, x2, x4) bằng phép dịch bit trên phần cứng - Hiện thực switch chế độ hiển thị (ảnh tĩnh / GIF) đồng bộ theo biên vsync - Tham gia chỉnh sửa module top-level tích hợp toàn bộ pipeline Kiến trúc pipeline: PLL 25MHz → vga_sync → line_loader → line_buffer → vga_driver → VGA output (RGB888 + HSYNC/VSYNC). Tools: Verilog HDL, ModelSim, Quartus Prime, FPGA DE10-Standard